Pour optimiser une dérive d'horloge locale, la conception de circuit peut être divisée en groupes de dérives d'horloge.
Les désalignements d'horloge sont éliminés, étant donné que l'horloge du système utilisée pour l'entrée d'horloge de l'élément de stockage est protégée contre les désalignements.
Le circuit (100) PLL corrige le désalignement d'horloge ou produit un niveau de désalignement d'horloge voulu entre des signaux d'entrée et de sortie en différents modes de fonctionnement.
En plaçant les dispositifs d'horloge (M35, M39-M40) le plus près possible des noeuds cadencés, on réduit le déphasage des impulsions d'horloge.
Les signaux d'horloges d'un niveau plus élevé peuvent également être disposés en grille ou connectés pour minimiser les désalignements des horloges.
Un appareil règle avec précision le retard d'un signal d'horloge afin de réduire la dissymétrie d'horloge.
L'invention concerne un système pourvu d'une technologie de mesure et de correction d'erreur d'horloge.
Les mémoires tampons de sortie du même signal d'horloge sont disposées en grille ou connectées ensemble pour minimiser le désalignement des horloges.
Les opérations de synchronisation améliorées mantiennent la symétrie des signaux de synchronisation de fichiers de registre et permettent une tolérance élevée du déphasage des impulsions d'horloge.
Cette invention concerne un circuit et un procédé permettant de réduire le désalignement des signaux d'horloge d'un circuit intégré.
L'invention porte sur des procédés et sur des appareils pour optimiser une dérive d'horloge locale et/ou pour synthétiser des arbres d'horloges d'une façon incrémentielle.
Cette invention concerne un procédé permettant de déterminer un déphasage des impulsions d'horloge lors d'une session téléphonique à base de paquets.
Les procédés de l'invention peuvent également être utilisés pour tester la dérive temporelle dans un arbre d'horloge sur une puce.
L'invention concerne un procédé et un appareil permettant de réduire un désalignement d'horloge par isolation de la distribution électrique à une arborescence d'horloges à partir d'une logique de puce.
Ceci réduit le défaut d'alignement d'horloge et permet à une plus petite superficie de la surface de la puce d'être occupée par les lignes d'horloge.
Requêtes fréquentes anglais :1-200, -1k, -2k, -3k, -4k, -5k, -7k, -10k, -20k, -40k, -100k, -200k, -500k, -1000k,
Requêtes fréquentes français :1-200, -1k, -2k, -3k, -4k, -5k, -7k, -10k, -20k, -40k, -100k, -200k, -500k, -1000k,
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