détection synchrone avec boucle de verrouillage de phase
L'invention concerne un détecteur de phase (90) pour une boucle de verrouillage de phase.
La boucle de verrouillage de phase est régulée par les erreurs de phase et de fréquence ainsi obtenues.
Une boucle de verrouillage de phase numérique, couplée au récepteur de signaux radio, génère un signal d'erreur de phase pour chaque signal de balise.
Un mode de réalisation particulier porte sur un mécanisme de récupération d'horloge comprenant une boucle de verrouillage de phase (PLL) à fonction de compensation PDV incorporée.
La phase d'une deuxième boucle d'asservissement de phase est asservie au signal reçu (MNCK) avec une tension de commande de la deuxième boucle (VR4).
Circuit de boucle d'asservissement de phase numérique (10) à fréquences multiples, utilisant un seul circuit (12) pour effectuer des réglages aussi bien de phase que de fréquence.
Circuit de boucle d'asservissement de phase numérique (10) à fréquences multiples, utilisant un seul circuit (12) pour effectuer des réglages aussi bien de phase que de fréquence.
Circuit à boucle d'asservissement de phase numérique pour des circuits de télécommunications recevant des codes bipolaires (1).
En outre, la deuxième boucle d'asservissement de phase (142) est également asservie en fréquence au signal de référence du système (TCK) par la tension de commande de la première boucle (X4).
Le circuit à boucle à verrouillage de phase synchronisée fournit une synchronisation de phase de sortie de boucle à verrouillage de phase prévisible avec une horloge d'entrée.
La présente invention a trait à un discriminateur de phase et à un circuit en boucle à verrouillage de phase.
Une boucle à verrouillage de phase comprenant le détecteur de phase (32) est également décrite.
La boucle à verrouillage de phase comporte également un détecteur de phase pour déterminer une phase et une différence de fréquence entre le signal d'entrée et un signal de conversion généré par la boucle à verrouillage de phase.
L'invention concerne une boucle à verrouillage de phase (PLL) (101a).
La présente invention concerne une boucle à asservissement de phase utilisant une pluralité de complexes oscillateurs.
Le lecteur de capteur sans fil reçoit le signal de sonnerie et transmet le signal à une boucle à asservissement de phase.
La boucle à asservissement de phase comporte une sortie d'horloge et une pluralité de complexes oscillateurs servant à générer des signaux de sortie.
L'invention porte sur un déphasage dans des boucles à verrouillage de retard (DLL) et des boucles à verrouillage de phase (PLL).
Synthétiseur de fréquence permettant de générer un signal d'oscillateur (x, y) de la fréquence souhaitée, qui comprend une première boucle à phase asservie (1) et une seconde boucle à phase asservie (2), connectée en cascade avec la première (1).
...verrouillée en phase sur le signal pilote
L'invention concerne un discriminateur de phase destiné à être utilisé dans une boucle à phase asservie.
L'invention concerne un procédé de commande d'une boucle à phase asservie en situation d'asservissement, ainsi qu'une boucle à phase asservie.
La présente invention a trait à des circuits intégrés dotés de boucles à verrouillage de phase.
En règle générale, on utilise cette boucle à phase asservie pour synchroniser un signal de sortie de ladite boucle avec un signal d'entrée de référence.
Elle peut comporter une boucle temporisée numérique (TLL) associée à une boucle à phase asservie analogique (PLL).
Le multiplicateur n'utilise pas de circuit asservi en phase.
L'invention concerne un système de boucle verrouillée en phase et son procédé.
L'appareil reçoit une horloge source externe et délivre une horloge de sortie, et comprend un premier circuit à verrouillage de phase et un second circuit à verrouillage de phase.
Elle se rapporte également à un comparateur de phase à utiliser dans une boucle à phase asservie, ainsi qu'à un convertisseur numérique-analogique qui peut combiner une opération logique et une conversion numérique-analogique.
Entre la sortie du premier circuit régulateur de phase (PLL1) et l'entrée du deuxième circuit régulateur de phase (PLL2) est connecté un bloc de temporisation (DB1).
Divers circuits à base de boucle à phase fermée s'assurent que le transmetteur et le récepteur puissent être rapidement verrouillés en fréquence et en phase au moment du réveil.
La sortie inverseuse est couplée à une première boucle (712) à phase asservie, et la sortie non inverseuse est couplée à une seconde boucle (714) à phase asservie.
Requêtes fréquentes anglais :1-200, -1k, -2k, -3k, -4k, -5k, -7k, -10k, -20k, -40k, -100k, -200k, -500k, -1000k,
Requêtes fréquentes français :1-200, -1k, -2k, -3k, -4k, -5k, -7k, -10k, -20k, -40k, -100k, -200k, -500k, -1000k,
Traduction Translation Traducción Übersetzung Tradução Traduzione Traducere Vertaling Tłumaczenie Mετάφραση Oversættelse Översättning Käännös Aistriúchán Traduzzjoni Prevajanje Vertimas Tõlge Preklad Fordítás Tulkojumi Превод Překlad Prijevod 翻訳 번역 翻译 Перевод