Le contrôleur d'antémémoire réordonne une ligne d'antémémoire après chaque accès à cette ligne préalablement à la compression de celle-ci en ligne d'antémémoire comprimée.
Un comparateur de validité de lignes d'antémémoire fonctionne pour donner une indication de découverte de ligne d'antémémoire si un mot de données demandé est dans une ligne d'antémémoire valable.
Le contrôleur d'antémémoire amorce un processus d'expulsion de lignes d'antémémoire et détermine une valeur d'instantanéité d'objet associée à une ligne d'antémémoire dans l'antémémoire du dispositif de traitement.
Pour chaque ligne d'antémémoire, il y a une indication correspondante de validité de ligne d'antémémoire qui est mise sur 'valable' seulement quand chaque mot de données dans la ligne d'antémémoire contient des données valables.
Une ligne d'antémémoire dans l'état (F) est utilisée pour répondre à une demande d'une copie de la ligne d'antémémoire.
Chaque bus de données est connecté à une ligne de cache différente de chaque unité de mémoire cache.
Dès réception d'une demande par le biais du bus partagé qui désactive la ligne de mémoire cache, l'unité de mémoire cache définit l'indicateur sur Inactif.
Une taille de ligne de cache peut être programmée pour la ligne de cache.
Chaque ligne de mémoire cache d'une mémoire cache d'instructions et d'une mémoire cache de données peut comporter une étiquette contenant un bit sécurisé pour identifier une ligne de mémoire cache sécurisée ou une ligne de mémoire cache non sécurisée.
Les lignes de cache comprennent une première ligne de cache.
La mémoire cache comprend aussi une logique d'accès au cache conçue pour l'accès à chaque entrée de la pluralité d'entrées de données dans l'unité de cache, sur la base de l'index d'ordonnancement d'unité de cache correspondant à l'unité de cache.
Les résultats accumulés des opérations atomiques stockés dans la ligne de cache temporaire sont ensuite combinés avec la ligne de cache en provenance de la mémoire lorsque la ligne de cache arrive dans le cache.
Les profils binaires de la ligne de mémoire cache de lecture et de la ligne de mémoire cache d'écriture sont comparées.
Chaque ligne de cache inclut des données et une étiquette de cache associée.
En mode de ligne cache, la mémoire peut accéder à une ligne cache entière à partir d'une seule adresse.
En mode de ligne cache, la mémoire peut accéder à une ligne cache entière à partir d'une seule adresse.
La ligne de cache n'est pas dans une cache du processeur.
Des probabilités associées aux lignes de cache peuvent être calculées à partir de la relation entre les lignes de cache et de l'emplacement des lectures infructueuses dans le flux de commande.
L'ancienneté de chaque ligne est répertoriée afin que la ligne de l'antémémoire la plus ancienne soit écrasée en premier.
Une requête d'accès au cache demandant d'accéder à une ligne de cache défectueuse en provenance d'un cœur d'unité de traitement centrale (CPU) est remappée afin d'accéder à une ligne de cache sans défaut.
La cohérence est maintenue entre la ligne de mémoire commune et la ligne de cache, conformément au protocole de cohérence de l'antémémoire.
En outre, chaque ligne de cache est lisible par une logique à des fins d'affichage d'une des publicités correspondant à la ligne de cache.
Requêtes fréquentes anglais :1-200, -1k, -2k, -3k, -4k, -5k, -7k, -10k, -20k, -40k, -100k, -200k, -500k, -1000k,
Requêtes fréquentes français :1-200, -1k, -2k, -3k, -4k, -5k, -7k, -10k, -20k, -40k, -100k, -200k, -500k, -1000k,
Traduction Translation Traducción Übersetzung Tradução Traduzione Traducere Vertaling Tłumaczenie Mετάφραση Oversættelse Översättning Käännös Aistriúchán Traduzzjoni Prevajanje Vertimas Tõlge Preklad Fordítás Tulkojumi Превод Překlad Prijevod 翻訳 번역 翻译 Перевод